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資料來源:PCB Layout中的走線策略 - 電源網

佈線（Layout）是PCB 設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過Layout 得以實現並驗證，由此可見，佈線在高速PCB 設計中是至關重要的。

下面將針對實際佈線中可能遇到的一些情況，分析其合理性，並給出一些比較優化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。
1、直角走線
直角走線一般是PCB 佈線中要求儘量避免的情況，也幾乎成為衡量佈線好壞的標準之一，那麼直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。
直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端產生的EMI。

傳 輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算：C=61W(Er)1/2/Z0 ，在上式中，C 就是指拐角的等效電容（單位：pF），W 指走線的寬度（單位：inch），εr 指介質的介電常數，Z0 就是傳輸線的特徵阻抗。舉個例子，對於一個4Mils 的50 歐姆傳輸線（εr 為4.3）來說，一個直角帶來的電容量大概為0.0101pF，進而可以估算由此引起的上升時間變化量：
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過計算可以看出，直角走線帶來的電容效應是極其微小的。

由 於直角走線的線寬增加，該處的阻抗將減小，於是會產生一定的信號反射現象，我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加後的等效阻抗，然後 根據經驗公式計算反射係數：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走線導致的阻抗變化在7%-20%之間，因而反射係數最大為0.1 左右。而且，從下圖可以看到，在W/2 線長的時間內傳輸線阻抗變化到最小，再經過W/2 時間又恢復到正常的阻抗，整個發生阻抗變化的時間極短，往往在10ps 之內，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的。

很多人對直角走線 都有這樣的理解，認為尖端容易發射或接收電磁波，產生EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際測試的結果顯示，直角走線並不會比 直線產生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經小於儀器本身的測量誤差。

總的說來，直角走 線並不是想像中的那麼可怕。至少在GHz 以下的應用中，其產生的任何諸如電容，反射，EMI 等效應在TDR 測試中幾乎體現不出來，高速PCB 設計工程師的重點還是應該放在佈局，電源/地設計，走線設計，過孔等其他方面。當然，儘管直角走線帶來的影響不是很嚴重，但並不是說我們以後都可以走直角 線，注意細節是每個優秀工程師必備的基本素質，而且，隨著數位電路的飛速發展，PCB 工程師處理的信號頻率也會不斷提高，到10GHz 以上的RF 設計領域，這些小小的直角都可能成為高速問題的重點對象。

2、差分走線
差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要採用差分結構設計，什麼另它這麼倍受青睞呢？在PCB 設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。

何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0＂還是“1＂。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：
a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在雜訊干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模雜訊可以被完全抵消。
b.能有效抑制EMI，同樣的道理，由於兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。
c. 時序定位精確，由於差分信號的開關變化是位於兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤 差，同時也更適合於低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

對於PCB 工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過Layout 的人都會了解差分走線的一般要求，那就是“等長、等距＂。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗 一致，減少反射。“儘量靠近原則＂有時候也是差分走線的要求之一。但所有這些規則都不是用來生搬硬套的，不少工程師似乎還不瞭解高速差分信號傳輸的本質。 下面重點討論一下PCB 差分信號設計中幾個常見的誤區。

誤區一：認為差分 信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深 入。從圖1-8-15 的接收端的結構可以看到，電晶體Q3,Q4的發射極電流是等值，反向的，他們在接地處的電流正好相互抵消（I1=0），因而差分電路對於類似地彈以及其他 可能存在於電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消並不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線 和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在於差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種 耦合強，那一種就成為主要的回流通路，圖1-8-16 是單端信號和差分信號的地磁場分佈示意圖。

在PCB 電路設計中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在於地平面。
當 地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路，見圖1-8-17 所示。儘管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加EMI，要儘量避免。也有些設計人員認為， 可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會 造成EMI 輻射，這種做法弊大於利。
誤區二：認為保持等間距比匹配線長更重要。在實際的PCB 佈線中，往往不能同時滿足差分設計的要求。由於管腳分佈，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是 差分對的部分區域無法平行，這時候我們該如何取捨呢？在下結論之前我們先看看下面一個仿真結果。

從上面的仿真結果 看來，方案1 和方案2 波形幾乎是重合的，也就是說，間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的影響要大得多（方案3）。再從理論分析來看，間距不一致雖 然會導致差分阻抗發生變化，但因為差分對之間的耦合本身就不顯著，所以阻抗變化範圍也是很小的，通常在10%以內，只相當於一個過孔造成的反射，這對信號 傳輸不會造成明顯的影響。
而線長一旦不匹配，除了時序上會發生偏移，還給差分信號中引入了共模的成分，降低信號的質量，增加了EMI。
可以這麼說，PCB 差分走線的設計中最重要的規則就是匹配線長，其他的規則都可以根據設計要求和實際應用進行靈活處理。

誤區三：認為差分 走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對雜訊的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種 做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的遮罩，不受外界干擾，那麼我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑 制EMI 的目的了。如何才能保證差分走線具有良好的隔離和遮罩呢？增大與其他信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關係遞減的，一般線間 距超過4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的遮罩作用，這種結構在高頻的（10G 以上）IC 封裝PCB 設計中經常會用採用，被稱為CPW 結構，可以保證嚴格的差分阻抗控制（2Z0），如圖1-8-19。

差分走線也可以走 在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模雜訊。此外，如果相鄰兩層耦合不夠緊密 的話，會降低差分走線抵抗雜訊的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經達到60dB，足以滿足FCC 的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不相容問題。

3、蛇形線
蛇 形線是Layout 中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，佈線時 要儘量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。
那麼，蛇形線對信號傳 輸有什麼影響呢？走線時要注意些什麼呢？其中最關鍵的兩個參數就是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21 所示。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發生耦合，呈差模形式，S 越小，Lp 越大，則耦合程度也越大。可能會導致傳輸延時減小，以及由於串擾而大大降低信號的質量，其機理可以參考第三章對共模和差模串擾的分析。

下面是給Layout 工程師處理蛇形線時的幾點建議：
1、儘量增加平行線段的距離（S），至少大於3H，H 指信號走線到參考平面的距離。通俗的說就是繞大彎走線，只要S 足夠大，就幾乎能完全避免相互的耦合效應。
2、減小耦合長度Lp，當兩倍的Lp 延時接近或超過信號上升時間時，產生的串擾將達到飽和。
3、帶狀線（Strip-Line）或者埋式微帶線（Embedded Micro-strip）的蛇形線引起的信號傳輸延時小於微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串擾影響傳輸速率。
4、高速以及對時序要求較為嚴格的信號線，儘量不要走蛇形線，尤其不能在小範圍內蜿蜒走線。
5、可以經常採用任意角度的蛇形走線，如圖1-8-20 中的C 結構，能有效的減少相互間的耦合。
6、高速PCB 設計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質量，所以只作時序匹配之用而無其他目的。
7、有時可以考慮螺旋走線的方式進行繞線，仿真表明，其效果要優於正常的蛇形走線。